关于频率的一些疑问

[Bestoa]

Hello, 我这里直接说中文了哈。

起因是现在版本的 EDA （1.9.10）生成的 IP 核接口和这个测试里的不一致（去掉了app_burst_number)，而且 1:4 400MHz 的 IP 核实例化到当前测试后（去除废弃接口）没有办法顺利运行。稍微研究了一下，目前示例里的 IP 核在新版 EDA 里被标记为deprecated，版本4.1，clk ratio 只有1:4一种；而新版本的 MC 版本为5.5 支持 clk ratio 1:2 和 1:4 两种。通过 Gowin 官网上给出的 DDR ref design 的例子https://www.gowinsemi.com/en/support/ip_detail/14/ 再进行更换频率测试可以发现：

• 5.5 版本的 1:2 可以跑到 memory clk 250M（clk 1x 再高无法满足）
• 5.5 版本的 1:4 可以跑到 memory clk 300M
• 4.1 版本的 1:4 可以跑到 memory clk 500M
• 4.1 版本 1:4 的资源消耗为 1288 register 1370 lut 102 alu
• 5.5 版本 1:4 的资源消耗为 3618 register 2137 lut 124 alu
• 5.5 版本 1:2 的资源消耗为 1046 register 1180 lut 90 alu
  再根据 https://cdn.gowinsemi.com.cn/IPUG281E.pdf 3.2节所说，gw2a-18/55 的 fmax 为 600Mbps（运行频率应为300MHz），大胆猜测，老版本的IP core 的 memory_clk 频率应该和 DDR 的速率一样，为运行频率的 2X，核心频率的 8X；新版本的 IP core 的 memory 频率应该是传统意义上 DDR 的运行频率，核心频率的 4X。

所以： 4.1 （老版本） clk ratio 1：4 400MHz 为 MC/用户侧频率 100MHz，phy 400MHz（单边采样？）DDR运行频率 200MHz？DDR 速率 400 Mbps？

[ZiyangYE]

DDR3应该是没法跑在200M的，常见DDR3的最低可工作频率是300MHz左右。
老版本1:4下，用户侧100MHz，phy 400MHz。但是phy是双边采样而不是单边采样的，高云的IO基本都有DDR，参考UG289。DDR运行在400MHz，也就是800MTps。

[Bestoa]

我开始也是这么理解的，但是资源消耗和能工作的频率都严重不符 ，没有理由升级新版本资源消耗爆炸增加，phy的频率反而降低了（老版本1:4可以跑500MHz，新版本只能跑300MHz，资源除了BRAM 基本都是翻倍），看来只能去掉LSFR测一下实际速度了(如果速度真的是老版本快，那真是奇怪了）。

[ZiyangYE]

(新版本性能并不一定比老版本好