What name of the Top module name of all the verilogs in rtl folder?

[asifikbal827]

I am trying to synthesis all the Verilog file in the rtl folder, But it has many top modules, that's why I am facing some errors saying " Multiple designs are available. Specify the design you want to use". Can you provide me the top level module name or i am missing the top level verilog? my rtl list are given below "
arbiter.v \
axis_arb_mux.v \
dma_client_axis_sink.v \
dma_client_axis_source.v \
dma_if_axi.v \
dma_if_axi_rd.v \
dma_if_axi_wr.v \
dma_if_desc_mux.v \
dma_if_mux.v \
dma_if_mux_rd.v \
dma_if_mux_wr.v \
dma_if_pcie.v \
dma_if_pcie_rd.v \
dma_if_pcie_wr.v \
dma_if_pcie_us.v \
dma_if_pcie_us_rd.v \
dma_if_pcie_us_wr.v \
dma_psdpram.v \
dma_psdpram_async.v \
dma_ram_demux.v \
dma_ram_demux_rd.v \
dma_ram_demux_wr.v \
pcie_axi_dma_desc_mux.v \
pcie_axi_master.v \
pcie_axi_master_rd.v \
pcie_axi_master_wr.v \
pcie_axil_master.v \
pcie_axil_master_minimal.v \
pcie_msix.v \
pcie_ptile_cfg.v \
pcie_ptile_if.v \
pcie_ptile_if_rx.v \
pcie_ptile_if_tx.v \
pcie_s10_cfg.v \
pcie_s10_if.v \
pcie_s10_if_rx.v \
pcie_s10_if_tx.v \
pcie_s10_msi.v \
pcie_tlp_demux.v \
pcie_tlp_demux_bar.v \
pcie_tlp_fifo.v \
pcie_tlp_fifo_raw.v \
pcie_tlp_fifo_mux.v \
pcie_tlp_mux.v \
pcie_us_axi_dma.v \
pcie_us_axi_dma_rd.v \
pcie_us_axi_dma_wr.v \
pcie_us_axi_master.v \
pcie_us_axi_master_rd.v \
pcie_us_axi_master_wr.v \
pcie_us_axil_master.v \
pcie_us_axis_cq_demux.v \
pcie_us_axis_rc_demux.v \
pcie_us_cfg.v \
pcie_us_if.v \
pcie_us_if_cc.v \
pcie_us_if_cq.v \
pcie_us_if_rc.v \
pcie_us_if_rq.v \
pcie_us_msi.v \
priority_encoder.v \
pulse_merge.v"

[alexforencich]

There isn't really a top-level file, this repo is basically a bunch of blocks that can be put together in various ways. Take a look at the example designs, or Corundum for a more comprehensive example.