尝试通过Python语言实现一个RISC-V CPU用于学习RISC-V架构和微架构
CPU的bootloader程序将存储在ROM中,也是CPU启动后运行的第一个程序,因此这里需要添加ROM的支持
由于程序运行过程中需要堆栈,因此RAM也是必不可少的部件
用外部SPI Flash来存储应用程序
- 用于连接UART串口,从而支持串口输出/输入
- 用于控制外接LED,进行外部LED的点亮
├── docs
│ └── images
├── fpga
├── rtl
├── src
│ ├── pipeline
├── test
│ ├── hw_tests
│ │ ├── common
│ │ ├── led_test
│ │ └── pwm_test
│ ├── rv32i_compliance
│ └── test_rom
└── tutorial
├── formal_verification
└── simulator-framework\
用于存放将risc-v实现运行在fpga上的相关代码
该脚本用于生成rtl代码,输出到rtl目录
用于存放生成的verilog代码
用于存放软件代码
实现risc-v架构的Python源代码
用于测试验证src中的python实现,并生成波形文件