RISC-V-CPU-lab

ZJU Computer Organization Lab: a RISC-V CPU

lab0和lab1前置实验略，lab3和lab6是独立的。其余实验课从lab2的框架开始修改即可

lab2: 搭建调试框架

lab3: 浮点加法器和乘法器

lab4: 单周期CPU

• 其中SOC是没有实现中断的
• SOC-stall是实现了中断的

lab5: 五阶段流水线CPU

• 没有实现foward操作，而是通过stall处理data hazard和control hazard

lab6: Cache(来不及写了)