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pedro-moren0/Proj_SD_2022_2

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flipflopD.vhd
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mod_reg_8b_serial.vhd
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paridade_impar_6b.vhd
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serial_reg_6b_parallel.vhd
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Projeto Final

Sistemas Digitais - UFABC 2022.2

Overview

Esse projeto visa implementar um codificador que, a cada pacote de dados de 6 bits, adiciona um bit de paridade ao final de cada pacote. Também implemeta um detector que detecta quando um bit do pacote + paridade foi invertido, e indica se o pacote é válido ou não. A entrada e saída tanto do codificador quanto do detector são seriais.

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